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Author Topic: AA 2010-2011: Quesiti a risposta aperta  (Read 84841 times)
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Gladior
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« Reply #255 on: 26-10-2011, 20:37:11 »

Nuovo diagramma temporale postato su studium sull'esercio 23.
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Giuseppe Scollo
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« Reply #256 on: 27-10-2011, 12:33:53 »

Nuovo diagramma temporale postato su studium sull'esercio 23.
Ancora non ci siamo: il diagramma temporale di b OR c è in realtà quello di b NAND c, e inoltre il diagramma temporale di d non assomiglia affatto a quello di b OR c (ammesso che fosse giusto) traslato del ritardo dovuto alla porta.
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« Reply #257 on: 27-10-2011, 14:59:56 »

Nuovo diagramma temporale postato su studium sull'esercio 23.
Ancora non ci siamo: il diagramma temporale di b OR c è in realtà quello di b NAND c, e inoltre il diagramma temporale di d non assomiglia affatto a quello di b OR c (ammesso che fosse giusto) traslato del ritardo dovuto alla porta.
Postato altro diagramma temporale su studium sull'eserzio 23
Abbiamo detto che a,b,c, rimangono come sono nell esercizio mentre quelli che cambiano sono b or c e d
non riesco a capire come deve partire b or c se già alto cioè 1 oppure 0 cioè basso, quello che ho capito che il segnale sia nella porta not sia nella porta or viene traslato o meglio ritardato per il resto sono identici sia b or c che d. Penso che il primo ritardo cioè quello della porta not  sarà uguale al ritardo della porta or.
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« Reply #258 on: 27-10-2011, 17:43:06 »

Provi a valutare il quarto schema temporale. Credo che si avvici di   più alla soluzione.
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« Reply #259 on: 27-10-2011, 20:04:29 »

Un flip flop è a commutazione sul fronte o di discesa oppure di salita, Quindi occorre mettere un  dispositvo che permetta di generare degli impulsi, nel caso specifico un generatore di impulsi come quello vito nel esercizio 23 dellalezione 8. Cmq questo esercizio è d avvero particolare ovviamente mi aspetto pure qualche consiglio.
Cominci col dare nomi standard agli ingressi del (supposto) flip-flop, ad es. S e R (che stanno per Set e Reset), e ad identificare i valori di tali ingressi che caratterizzano lo stato di riposo, cioè lo stato in cui l'uscita del circuito è stabile, sia che valga 0 sia che valga 1, fin quando non cambiano gli ingressi.
Allora
Ponendo S=0e R=0 si realizza la funzione di memoria per cui l'uscita conserva il precedente valore memorizzato
nel caso specifico:

Se si vuole memorizzare 0 si pone: S=0 e R=1. Successivamente si torna nello stato di riposo: S=0 e R=0. In tal caso l’uscita conserva lo stato precedente: Q=1.
Se si vuole memorizzare 1 si pone: S=1 e R=0. Successivamente si torna nello stato di riposo: S=0 e R=0. In tal caso l’uscita conserva lo stato precedente: Q=0.

Mentre S=1 R=1 questa configurazione va evitata

Quando forniamo un impulso a uno dei due input
nel  caso specifico dove abbiamo un impulso nel primo input S=impulso e R=1 nella porta and restituira sempre 0 come valore, mentre la porta or si alternerà con 0,1 .
MEntre nel secondo caso quando
S=1 R=impulso
La porta and si alterna con 0,1 mentre nella porta or come autput abbiamo un 1 costante.
« Last Edit: 27-10-2011, 21:36:40 by Gladior » Logged
Giuseppe Scollo
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« Reply #260 on: 28-10-2011, 01:56:16 »

Provi a valutare il quarto schema temporale. Credo che si avvici di   più alla soluzione.
Ha capito la relazione fra d e b OR c, ma il diagramma di b OR c non è corretto: deve iniziare alto perché b inizia alto, e restare alto finché almeno uno dei due è alto; dunque, deve abbassarsi al fronte di discesa di c (perché anche b lì è basso), ma rialzarsi al successivo fronte di salita di b. Noti che il circuito produrrà un segnale impulsivo in logica negativa: se lo si vuole in logica positiva, occorre sostituire la porta OR con una porta NOR.
« Last Edit: 28-10-2011, 01:58:11 by Giuseppe Scollo » Logged
Giuseppe Scollo
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« Reply #261 on: 28-10-2011, 02:18:40 »

Se si vuole memorizzare 0 si pone: S=0 e R=1. Successivamente si torna nello stato di riposo: S=0 e R=0. In tal caso l’uscita conserva lo stato precedente: Q=1.
Q=0 (cioè, si memorizza 0: il valore memorizzato è quello in uscita).
Quote
Se si vuole memorizzare 1 si pone: S=1 e R=0. Successivamente si torna nello stato di riposo: S=0 e R=0. In tal caso l’uscita conserva lo stato precedente: Q=0.
Q=1 (per lo stesso motivo).
Quote
dove abbiamo un impulso nel primo input S=impulso e R=1 nella porta and restituira sempre 0 come valore, mentre la porta or si alternerà con 0,1 .
direi piuttosto che l'uscita riproduce (ritardato) il segnale impulsivo in ingresso a S.
Quote
MEntre nel secondo caso quando
S=1 R=impulso
La porta and si alterna con 0,1
analogamente al caso precedente, l'uscita della porta AND riproduce (ritardato) il segnale impulsivo in ingresso a R, ma in questo caso complementato; cioè riproduce il segnale impulsivo complementato in uscita dalla porta NOT.
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« Reply #262 on: 29-10-2011, 16:36:50 »

Quesito 21 lezione
Per lalettura su bus sincrono specificare appresso, seil cilco di clock è 20 .ns, quanto tempo ha la memoria per produrre i dati in t3 da quando MREQ# è asserito?


Ho delle domande su dei concetti che ho poco chiari,
Allora iniziamo col definire ciclo di clock ogni T1 T2 T3 rappresenta un ciclo di clok oppure sono dei sotto cicli che costituiscono appunto il ciclo di clock, nel senso T1+T2+T3=20 ns.
Nel caso specifico l'esercizio richiede quanto tempo ha la memoria per produrre i dati in t3 da quando MREQ# è asserito, da questo calcolo devo escludere TAD , la CPU deve garanitre  che l'ndirizzo risulti stabile entro 11 ns a partire dal fronte di salita di T1 e allo stesso tempo, TML oltre a  passare 6 ns dalla stabilizzazione dell'indirizzo e l'asserimento di MREQ# questi 17 ns seconodo devono essere esclusi dal calcolo finale ?

Nel caso specifico la frequenza di temporizzazione è di 50 Mhz  cioè 1/(50Mhz)=0,02=20 ns
Se questo passaggio è giusto l'esempio posto nel libro (pag174 a pag 176) considera 100 Mhz ciè 10 ns basta moltiplicare per due i valori riportati nell'esempio per trovare la risposta all'esercizio. Spero sia così
« Last Edit: 29-10-2011, 20:51:47 by Gladior » Logged
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« Reply #263 on: 30-10-2011, 14:06:24 »

Allora iniziamo col definire ciclo di clock ogni T1 T2 T3 rappresenta un ciclo di clok oppure sono dei sotto cicli che costituiscono appunto il ciclo di clock, nel senso T1+T2+T3=20 ns.
Il ciclo di clock è, come specificato, 20 ns, ed è la durata di T1 = T2 = T3. Il ciclo di lettura consta di 3 cicli di clock.
Quote
Nel caso specifico l'esercizio richiede quanto tempo ha la memoria per produrre i dati in t3 da quando MREQ# è asserito, da questo calcolo devo escludere TAD
Direi che TAD non è da prendere in considerazione. L'intervallo di tempo disponibile perché la memoria produca il dato inizia da quando MREQ# è asserito, e ciò avviene con ritardo TM rispetto al fronte di discesa del clock in T1.
Quote
la CPU deve garanitre  che l'ndirizzo risulti stabile entro 11 ns a partire dal fronte di salita di T1 e allo stesso tempo, TML oltre a  passare 6 ns dalla stabilizzazione dell'indirizzo e l'asserimento di MREQ# questi 17 ns seconodo devono essere esclusi dal calcolo finale ?
Non capisco perché dedichi tanta attenzione alla "preistoria" dell'intervallo di tempo di interesse. Stabilito che ne conosciamo abbastanza bene l'inizio (TM dopo il fronte di discesa del clock in T1), ne va analizzata la fine per risolvere il problema.
Quote
Nel caso specifico la frequenza di temporizzazione è di 50 Mhz  cioè 1/(50Mhz)=0,02=20 ns
Se questo passaggio è giusto l'esempio posto nel libro (pag174 a pag 176) considera 100 Mhz ciè 10 ns basta moltiplicare per due i valori riportati nell'esempio per trovare la risposta all'esercizio.
Direi proprio di no, questa scorciatoia non è giustificata.
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« Reply #264 on: 30-10-2011, 17:48:28 »

Il ciclo di clock è di 20 ns, ed è la durata di T1 = T2 = T3. Il ciclo di lettura consta di 3 cicli di clock. Quindi abbiamo tre cicli dove ogni ciclo  di clock è composto da 20 ns , quindi in definitiva abbiamo che il ciclo di lettura consta di T1+T2+T3= 60 ns, a questi 60 ns vanno sottratti i pimi 10 ns che rappresenta il primo mezzo ciclo di clock, a questa sottrazione vanno aggiunti i 3 ns secondi per asserire i due segnali MREQ# e RD, a questi l'ultimo mezzo ciclo di T3 cioè 10 ns,L'ultimo mezzo cilco di T3 serve per reimpostare nuovamente i segnali.

60-10-3-10=37 ns ha la memoria per produrre i dati in T3. spero sia cosi testate
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« Reply #265 on: 31-10-2011, 14:21:53 »

(...) MREQ# e RD, a questi l'ultimo mezzo ciclo di T3 cioè 10 ns,L'ultimo mezzo cilco di T3 serve per reimpostare nuovamente i segnali.

60-10-3-10=37 ns ha la memoria per produrre i dati in T3.
Un po' meno: oltre al mezzo ciclo di T3,  deve tener conto di TDS, ovvero il minimo tempo di impostazione dei dati prima del fronte di discesa del clock in T3.
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« Reply #266 on: 31-10-2011, 16:15:04 »

(...) MREQ# e RD, a questi l'ultimo mezzo ciclo di T3 cioè 10 ns,L'ultimo mezzo cilco di T3 serve per reimpostare nuovamente i segnali.

60-10-3-10=37 ns ha la memoria per produrre i dati in T3.
Un po' meno: oltre al mezzo ciclo di T3,  deve tener conto di TDS, ovvero il minimo tempo di impostazione dei dati prima del fronte di discesa del clock in T3.
Perfetto  già i dati sono stati messi a disposizione dalla memoria, ovviamente bisogna aspettare il tempo che si propaghino cioè i 2 ns di TDS quindi abbiamo 60-10-3-10-2=35 ns.
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« Reply #267 on: 31-10-2011, 16:41:45 »

Esercizio:n°22 ,lezione 9
Per la lettura su bus sincrono specificata appresso, con clock a 100 MHz, se si porta TDS a 4 ns, si possono usare chip di memoria da 15 ns ?E da 10ns?

Nel caso specifico abbiamo un clock di 10 ns al solito abbiamo tre cilcili di clock per un totale di T1+T2+T3=30ns quindi abbiamo

30-5-3-5-4=13 ns Nel caso specifico 

Dato che sono sufficienti 13 ns, anche nel caso peggiore una memoria a 10 ns è sempre in grado di fornire la risposta durante il ciclo di T3.
Una meoria di 15 ns potrebbe non farcela in tempo e in tal caso dovrebbe inserire un secondo stato di attesa e rispondere durante T4
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« Reply #268 on: 31-10-2011, 18:14:16 »

Quesito 23 lezione 9

Indicando con TA1,TA2 le transizoni delle linee indirizzo TMREQ1,TMREQ2 quelle di MREQ# etc scrivere i vincoli di ordine temporale nel bus asincrono.
Posso avere delle delucidazioni non riesco a capire cosa intende l'esercizio per vincoli temporali.
« Last Edit: 31-10-2011, 18:21:59 by Gladior » Logged
Giuseppe Scollo
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« Reply #269 on: 31-10-2011, 19:38:33 »

Posso avere delle delucidazioni non riesco a capire cosa intende l'esercizio per vincoli temporali.
Si tratta di specificare una relazione di precedenza temporale fra le transizioni in gioco. Designando tale relazione con "<" (leggi: "precede"), valgono ad es. i seguenti vincoli:
  • TA1 < TMREQ1 < TMSYN1
  • TA1 < TRD1 < TMSYN1
  • etc.
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