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Author Topic: AA 2010-2011: Quesiti a risposta aperta  (Read 82417 times)
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Gladior
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« Reply #270 on: 01-11-2011, 16:13:04 »

Posso avere delle delucidazioni non riesco a capire cosa intende l'esercizio per vincoli temporali.
Si tratta di specificare una relazione di precedenza temporale fra le transizioni in gioco. Designando tale relazione con "<" (leggi: "precede"), valgono ad es. i seguenti vincoli:
  • TA1 < TMREQ1 < TMSYN1
  • TA1 < TRD1 < TMSYN1
  • etc.
TA1 < TMREQ1 < TMSYN1
TA1 < TRD1 < TMSYN1
TA1<TMSN1<TDATA1
TA1<TDATA1<TSSYN1

TA2>TMREQ2>TDATA2
TA2>TRD2>TDATA2
TA2>TMSYN2>TSSYN2

">"leggi precedente
« Last Edit: 01-11-2011, 16:20:28 by Gladior » Logged
Giuseppe Scollo
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« Reply #271 on: 01-11-2011, 18:36:44 »

TA1 < TMREQ1 < TMSYN1
TA1 < TRD1 < TMSYN1
TA1<TMSN1<TDATA1
TA1<TDATA1<TSSYN1
Qui c'è un po' di ridondanza: la relazione "<" è transitiva (essendo un ordinamento stretto), dunque non è necessario specificare ciò che consegue dalla transitività. Ciò implica che le ultime due righe possono essere sostituite dalla seguente:
TMSYN1 < TDATA1 < TSSYN1
Quote
TA2>TMREQ2>TDATA2
TA2>TRD2>TDATA2
TA2>TMSYN2>TSSYN2

">"leggi precedente
direi "preceduto da", se ">" è (come appare) la conversa di "<". Qui c'è qualcosa da aggiustare, tenendo conto della Fig. 3.39 del testo. In particolare, certamente:
TMSYN2 < TDATA2
TMSYN2 < TSSYN2
Inoltre, come specificato dalle frecce in figura, TSSYN1 precede il fronte di salita (cioè: suffisso "2") di numerosi altri segnali, mentre TDATA2 non ne precede alcuno...
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« Reply #272 on: 21-11-2011, 17:52:33 »

Quesito 17
Per una microistruzione MIC 1 che ha Read =1, il dato letto in MDR è Disponibile solo due microistruzioni dopo la sua esecuzione.Perchè?
Una lettura che ha inizio al ciclo k fornisce dati alla fine del ciclo k+1 e quindi potranno essere utilizzati solo al ciclo k+2.
Questo come detto a proposito dei bus sincroni e asincroni, le memorie non sono in grado di far fronte istantaneamente a una richiesta di lettura o  scrittura che non  può quindi essere cocnlusa nello stesso ciclo di clock, nel quale è stata inoltrata la richiesta.

Nelle dispense si trova pure il grafico dell clock e gli istanti precisi in cui è disponibile il dato
« Last Edit: 21-11-2011, 17:58:54 by Gladior » Logged
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« Reply #273 on: 21-11-2011, 18:26:24 »

Quesito 18 nella microarchitettura Mic-1, il registro del bus b è codificato in 4 bit della microistruzione, mentre i 9 bit del bus c sono mappati individualmente nel relativo campo, perchè?

Per ridurre il numero di bit il controllo da 29 a 24 la nostra microarchitettura utilizza un decoder che con soli 4 bit è in grado di specificare quale dei 9 registri(H;OPC;TOS;CPP;LV;SP;PC;MDR;MAR) abilitare sul bus b 2^4=16>9 
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« Reply #274 on: 21-11-2011, 18:50:08 »

Quesito 19
JMPC=1 in una microistruzione Mic-1 abilita l'or tra MBR e NEXT_ADRESS[0-7] per aggiornare MPC. Ha senso una microarchitettura con JMPC=1e NEXT_ADDRESS=0X1FF, perchè?

Consideriamo il campo Addr di nove bit, NET_ADDRESS potrebbe essere ox1FF, tuttavia il bit piu significativo del campo Addr non è utilizzato in nessun modo.Infatti non avrebbe senso se realmente il calcolo del bit[8]di MPC avvenisse secondo lo schema:

              (JAM AND N)OR(JAM AND Z)OR NEXT_ADDRESS[8]
poichè NEXT_ADDRESS fosse OX1FF, per esempio, non sarebbe possibile specificare in alcuna maniera una secondo indirirzzo cui il microprogramma dovrebbe saltare nel caso in cui il test sun  N e Z sia positivo.
Infatti (JAMN AND N)OR(JMNZ AND Z) puo solo modificare il bit [8]di MPC da zero a uno, ma se questo venisse preso già come uno da Addr non sarebbe possibile specificare nessun altro indirizzo cui effettuare il salto e cosi sia che il test sia positivo, sia che si verifichi negativo, la prossima micro istruzione eseguita sarà comunque OX1FFe JMPC=1. Concludiamo che non ha senso poichè MPC conterrà sempre  e comunque OXFF nei bit da 0 a 7 , sia che JMPC=1, e quindi OXFF messo in OR conMBR restituendo comunque OXFF, sa che JMPC=0
« Last Edit: 22-11-2011, 19:18:40 by Gladior » Logged
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« Reply #275 on: 22-11-2011, 19:25:54 »

Quesito N°20
La traduzionein mic 1 dell'istruzione MAL IF(Z)gotoL1; else goto L2 deve assegnare a L2 un indirizzo nella metà bassa della memoria di controllo. Perchè

Sappiamo invece , che  è L1 che deve essere più in  basso di 256 word, prorpio perchè se il test su Z è positivo il bit i MPC sarà uno , altrimenti zero. quindi le alternative sono
L2 se il test è negativo
L1 se il test è positivo
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Giuseppe Scollo
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« Reply #276 on: 24-11-2011, 12:31:30 »

Quesito 17
(...)
Nelle dispense si trova pure il grafico dell clock e gli istanti precisi in cui è disponibile il dato
La risposta è OK. Non so però a quali dispense faccia riferimento...
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« Reply #277 on: 24-11-2011, 19:30:52 »

Quesito 17
(...)
Nelle dispense si trova pure il grafico dell clock e gli istanti precisi in cui è disponibile il dato
La risposta è OK. Non so però a quali dispense faccia riferimento...
questo grafico si trova a pag 10 (http://www.dmi.unict.it/~barba/Architetture.html/MATERIALE-IN-RETE/LUCIDI-MIC1-IJVM/MicroArchitettura.pdf ).

I  quesiti 18, 19, 20, esposti. Sono corretti o necessitano di correzzione.
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« Reply #278 on: 25-11-2011, 10:34:48 »

I  quesiti 18, 19, 20, esposti. Sono corretti o necessitano di correzzione.
Sì, provvedo alla correzione. Abbia pazienza, stavo rispondendo ieri mattina, ma un black-out al III blocco mi ha interrotto, e dopo il ripristino la mia autenticazione alla rete wireless è andata in tilt.
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Giuseppe Scollo
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« Reply #279 on: 25-11-2011, 10:40:58 »

Quesito 18 nella microarchitettura Mic-1, il registro del bus b è codificato in 4 bit della microistruzione, mentre i 9 bit del bus c sono mappati individualmente nel relativo campo, perchè?

Per ridurre il numero di bit il controllo da 29 a 24 la nostra microarchitettura utilizza un decoder che con soli 4 bit è in grado di specificare quale dei 9 registri(H;OPC;TOS;CPP;LV;SP;PC;MDR;MAR) abilitare sul bus b 2^4=16>9  
La risposta è corretta (eccetto che non capisco cosa significhi "il controllo da 29 a 24", che peraltro fa danno alla struttura sintattica della frase: suppongo che "il" dovrebbe essere "di") ma non è completa. C'è da aggiungere che la microarchitettura hardware impone che solo uno dei registri possa essere abilitato sul bus B, fornendo così l'input alla ALU, mentre permette che l'output della ALU possa essere distribuito simultaneamente a più registri. La mappa individuale dei registri per l'accesso al bus C permette di sfruttare questa possibilità, mentre ciò non sarebbe possibile se si impiegasse una codifica, che potrebbe specificarne solo uno.
« Last Edit: 27-11-2011, 12:29:44 by Giuseppe Scollo » Logged
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« Reply #280 on: 27-11-2011, 12:53:55 »

Quesito 19
JMPC=1 in una microistruzione Mic-1 abilita l'or tra MBR e NEXT_ADRESS[0-7] per aggiornare MPC. Ha senso una microarchitettura con JMPC=1e NEXT_ADDRESS=0X1FF, perchè?

Consideriamo il campo Addr di nove bit, NET_ADDRESS potrebbe essere ox1FF, tuttavia il bit piu significativo del campo Addr non è utilizzato in nessun modo.Infatti non avrebbe senso se realmente il calcolo del bit[8]di MPC avvenisse secondo lo schema:

              (JAM AND N)OR(JAM AND Z)OR NEXT_ADDRESS[8]
poichè NEXT_ADDRESS fosse OX1FF, per esempio, non sarebbe possibile specificare in alcuna maniera una secondo indirirzzo cui il microprogramma dovrebbe saltare nel caso in cui il test sun  N e Z sia positivo.
Infatti (JAMN AND N)OR(JMNZ AND Z) puo solo modificare il bit [8]di MPC da zero a uno, ma se questo venisse preso già come uno da Addr non sarebbe possibile specificare nessun altro indirizzo cui effettuare il salto e cosi sia che il test sia positivo, sia che si verifichi negativo, la prossima micro istruzione eseguita sarà comunque OX1FFe JMPC=1. Concludiamo che non ha senso poichè MPC conterrà sempre  e comunque OXFF nei bit da 0 a 7 , sia che JMPC=1, e quindi OXFF messo in OR conMBR restituendo comunque OXFF, sa che JMPC=0
Più che 'microarchitettura' direi 'microistruzione'. L'intuizione è giusta, ma il ragionamento è un po' limitato. Lei si concentra sul bit alto (il più significativo) di NEXT_ADDRESS, nel caso (un po' raro) in cui anche JAMN e/o JAMZ siano non nulli. Premesso che il salto a un indirizzo diverso da quello risultante dall'OR di MPC e NEXT_ADDRESS dovrebbe avvenire in caso di esito negativo del test (N o Z o entrambi nulli), e come lei argomenta non può avvenire perché NEXT_ADDRESS[8]=1 (vanificando così l'eventuale alternativa), è anche e ben più significativo il fatto, da considerare quando solo il bit JMPC dei tre bit di JAM sia 1 (caso ben più frequente), che NEXT_ADDRESS[0-7]=0xFF rende irrilevante il contenuto di MBR, che invece dovrebbe essere significativo per una microistruzione sensata in cui JMPC=1. Sostanzialmente, la microistruzione in considerazione equivale a un salto incondizionato a quella di indirizzo 0x1FF.
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Giuseppe Scollo
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« Reply #281 on: 27-11-2011, 12:58:23 »

Quesito N°20
La traduzionein mic 1 dell'istruzione MAL IF(Z)gotoL1; else goto L2 deve assegnare a L2 un indirizzo nella metà bassa della memoria di controllo. Perchè

Sappiamo invece , che  è L1 che deve essere più in  basso di 256 word, prorpio perchè se il test su Z è positivo il bit i MPC sarà uno , altrimenti zero. quindi le alternative sono
L2 se il test è negativo
L1 se il test è positivo
Ragionamento corretto ma conclusione (dalla quale comincia) erronea. Dev'essere L2 a stare nella metà bassa, proprio per il ragionamento da lei esposto. Avrei pensato a un errore di battitura se non avesse esordito con "invece".
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« Reply #282 on: 25-01-2012, 19:22:28 »

Quesito 19
JMPC=1 in una microistruzione Mic-1 abilita l'or tra MBR e NEXT_ADRESS[0-7] per aggiornare MPC. Ha senso una microarchitettura con JMPC=1e NEXT_ADDRESS=0X1FF, perchè?

Consideriamo il campo Addr di nove bit, NET_ADDRESS potrebbe essere ox1FF, tuttavia il bit piu significativo del campo Addr non è utilizzato in nessun modo.Infatti non avrebbe senso se realmente il calcolo del bit[8]di MPC avvenisse secondo lo schema:

              (JAM AND N)OR(JAM AND Z)OR NEXT_ADDRESS[8]
poichè NEXT_ADDRESS fosse OX1FF, per esempio, non sarebbe possibile specificare in alcuna maniera una secondo indirirzzo cui il microprogramma dovrebbe saltare nel caso in cui il test sun  N e Z sia positivo.
Infatti (JAMN AND N)OR(JMNZ AND Z) puo solo modificare il bit [8]di MPC da zero a uno, ma se questo venisse preso già come uno da Addr non sarebbe possibile specificare nessun altro indirizzo cui effettuare il salto e cosi sia che il test sia positivo, sia che si verifichi negativo, la prossima micro istruzione eseguita sarà comunque OX1FFe JMPC=1. Concludiamo che non ha senso poichè MPC conterrà sempre  e comunque OXFF nei bit da 0 a 7 , sia che JMPC=1, e quindi OXFF messo in OR conMBR restituendo comunque OXFF, sa che JMPC=0
Più che 'microarchitettura' direi 'microistruzione'. L'intuizione è giusta, ma il ragionamento è un po' limitato. Lei si concentra sul bit alto (il più significativo) di NEXT_ADDRESS, nel caso (un po' raro) in cui anche JAMN e/o JAMZ siano non nulli. Premesso che il salto a un indirizzo diverso da quello risultante dall'OR di MPC e NEXT_ADDRESS dovrebbe avvenire in caso di esito negativo del test (N o Z o entrambi nulli), e come lei argomenta non può avvenire perché NEXT_ADDRESS[8]=1 (vanificando così l'eventuale alternativa), è anche e ben più significativo il fatto, da considerare quando solo il bit JMPC dei tre bit di JAM sia 1 (caso ben più frequente), che NEXT_ADDRESS[0-7]=0xFF rende irrilevante il contenuto di MBR, che invece dovrebbe essere significativo per una microistruzione sensata in cui JMPC=1. Sostanzialmente, la microistruzione in considerazione equivale a un salto incondizionato a quella di indirizzo 0x1FF.
Nel libro c'è scritto che quando JMPC=1 gli 8 bit di MBR sono collegati in OR con gli otto bit meno significativi del campo NEXT_ADDRESS della microistruzione precedente. Poi il libro puntualizza quando JMPC vale=1 gli 8 bit meno significativi di NEXT_ADDRESS valgono 0.Il bit più significativo può essere 0 oppure 1 e quindi il vlore di NEXT_ADDRESS utilizato con JMPC è generalmente 0x000 oppure 0x100. Teoricamente questa istruzione  non avrebbe senso ma nel caso specifico risulta essere un salto incondizionato.
« Last Edit: 25-01-2012, 19:24:32 by Gladior » Logged
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« Reply #283 on: 26-01-2012, 14:15:33 »

Poi il libro puntualizza quando JMPC vale=1 gli 8 bit meno significativi di NEXT_ADDRESS valgono 0.
Per la precisione, il testo recita (corsivo mio): "In genere quando JMPC vale 1, ...". La sua conclusione, comunque, è corretta.
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Gladior
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« Reply #284 on: 26-01-2012, 16:02:28 »

Lezione 10 quesito 21
L'espressione di destra di un assegnamento nel linguaggio MAL può avere la forma B-H, dove B è una variabile, ma non la forma H-B Perchè?

I registri sono selezionati due linee di controllo, una per abilitare il bus B e l'altra per abilitare il bus C. Il bus B può essere abilitato da un solo registro per volta, in quanto il trasferimento dei dati da parte di due registri contemporaneamente porterebbe a dei dati inconsistenti. Il bus C può essere invece abilitato da più di un registro contemporaneamente, lo stesso valore presente in esso può infatti essere scritto senza problemi su più di un registro.
Guaradndo pure lo schema Il registro H non è collegato al Bus B.
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